verilog HDL 썸네일형 리스트형 [Verilog] Gate level modeling TTL 논리 레벨 정의 영역 게이트 레벨 모델링 - 하드웨어 설계 기법 중 하위 수준의 모델링 - 논리 게이트들의 조합으로 모델링 - 직관적으로 설계 가능 프리미티브 게이트(Primitive Gate) and, or, nand, nor... 등 프리미티브 게이트 사용 가능 특별한 지정이 없으면 1time, 1unit은 1ns를 나타냄 primitive_gate_name #(상승지연, 하강지연) [instance_name] (output, input...) bufif1 / bufif0 notif1 / notif0 조절 신호 값에 따라서만 신호 전달 만약 조절 신호 인가되지 않으면 Z값 전달 여러 명의 신호 전달자 신호 전달 시 응용 가능 신호 전달자는 신호에 따라 신호 전달 설계 가능 더보기 [Verilog] module 기본적인 verilog 설계 블록 단위 요소 또는 하위 수준 설계 블록의 집합 4개의 추상화 수준 게이트수준 데이터플로우수준 행위수준 스위치수준 구성요소 module 모듈명(port_list); port 선언 reg / net / parameter 선언 모듈 구성 요소 하위 모듈 호출 assign / always / function 문 endmodule 포트의 개요 [MSB : LSB] input 입력 output 출력 inout 양방향 모든 포트는 wire로 선언 output 포트가 포트 값을 유지해야 할 때, 반드시 reg로 선언 포트 연결 규칙 하나의 모듈이 다른 모듈과 연결될 때 외부 신호에 포트 연결 - 위치에 의한 연결 모듈 인스턴스의 포트와 모듈 정의의 포트들은 같은 위치에 있는.. 더보기 [Verilog] 기초문법 사전적 규약(Lexical conventions) 기본 사항 문자 대문자, 소문자 구별 키워드 반드시 소문자 문장의 맺음 반드시 세미콜론으로 끝남 단, end~ 식별자는 예외 수 표현 크기 지정 가능 수 ' - 오직 10진수만 가능 형식 - b (binary) : 2진수 - o (octal) : 8진수 - d (decimal) : 10진수 - h (hexadecimal) : 16진수 ex) 8'b1101 // 8bit 2진수 1101 크기 지정 불가능 수 기본으로 10진수 크키가 지정되지 않은 숫자는 기계/시뮬레이터마다 다른 값 가질 수 있음 최소 32비트 ex) 1004 // 32bit 10진수 1004 'h1f // 32bit 16진수 1f 연산자 산술 연산자 연산자 의미 + 덧셈 - 뺄셈 * 곱셈 .. 더보기 이전 1 2 다음
